AngeliaLite von Oleg UR3IQO

Dank an Oleg UR3IQO für das tolle Projekt AngeliaLite und der Freigabe der Bilder und Texte für die Seite CQ-NRW.de

Einige Texte habe ich auf Deutsch übersetzt.

Quelle: Github / AngeliaLite


Übersicht

Ein HF/50MHz-Direktabtastungs-SDR-Transceiver mit zwei ADCs und OpenHPSDR v2-kompatiblem Protokoll.

Vor einiger Zeit habe ich ein SDR-Modul für meine anderen Projekte entworfen. Das Modul hat zwei RX-Eingänge (mit DVGA und 14bits AD9255 ADC) und einen TX-Ausgang (mit 14bits AD9744 DAC). Außerdem gibt es einen Cyclone 4 FPGA EP4CE22E22, Konfigurationsspeicher und alle notwendigen Komponenten für die Taktung und die Stromversorgung. Die ADCs werden mit 77,76MHz getaktet und der DAC wird mit 155,52MHz durch den rauscharmen ABLJO-155,52MHz VCXO getaktet.

Das Ziel dieses Projekts war es, eine Basis für den OpenHPSDR-kompatiblen SDR-Transceiver zu schaffen, der auf diesem SDR-Modul basiert. Die FPGA-Firmware basiert auf dem OpenHPSDR-Angelia-Code, der NCO-Code stammt aus dem HermesLite2-Projekt. Es gab viele Änderungen im Code, um 4 DDCs in den relativ kleinen und niedrigen Pin-Anzahl EP4CE22E22 FPGA ein zu passen, einige Änderungen waren wegen der unterschiedlichen ADC/DAC-Abtastraten erforderlich.

Die zweite Platine enthält Eternet PHY, Standard ALEX, OC, Keyer- und PTT-Schnittstellen, vier analoge Eingänge, Diagnose-LEDs, Schaltregler (so dass sie von einer einzigen 12V-Versorgung gespeist werden kann). Auf der zweiten Karte befindet sich auch die MCU STM32F072.

Sie müssen noch einige RX-Filter und einen TX-Verstärker mit LPFs hinzufügen, um einen voll ausgestatteten Transceiver zu erhalten.

Es gibt einige Einschränkungen:

  • Die maximal unterstützte Ausgabesamplerate beträgt 192kSPS.
  • Es gibt keinen Audio-CODEC auf den Tafeln
  • Die Ethernet-Verbindung hat eine Geschwindigkeit von 100Mbit/s
  • Das ADC trübt sich in der zweiten Nyquist-Zone im 50MHz-Band. Die Karte hat einen LPF-Filter mit 65MHz Grenzfrequenz, so dass zusätzliche Selektivität erforderlich ist, um den Bildempfang zu vermeiden. Es kann so einfach sein wie ein schaltbarer 30MHz LPF- und 50MHz-Bandpaßfilter.
  • Es gibt keinen TX-Leistungsverstärker am DAC-Ausgang – nur einen LPF-Filter-Diplexer. Sie benötigen also eine Amplifikation/Filterung im TX-Pfad.
  • Für die Aktualisierung der FPGA-Firmware wird ein Altera USBBlaster oder ein ähnlicher JTAG-Adapter benötigt.

Das SDR arbeitet mit der SDR-Konsole v3 und Thetis.

Spezifikationen

General 
ArchitectureDirect Sampling DDC/DUC Transceiver
InterfaceEthernet (100Mb/s)
TCXO Stability±0.5 PPM
RX portsTwo SMA connectors (each ADC has dedicated input)
TX portsSMA connector
Electrical
13.8v DC @ 0.5A
Mechanical 
Weight100g (approx.)
Dimensions (two boards stacked)100mm x 85mm x 35mm
Receiver 
Receiver ArchitectureDirect Sampling / Digital Down Conversion
ADCDual 14 bit Phase Synchronous ADCs @ 77.76MSPS. Hardware supports 4 independent receivers assignable to either ADC
Frequency Coverage1MHz to 35MHz (1st Nyquist zone) and 45MHz to 65MHz (2nd Nyquist zone), reception below 1MHz is possible with some RX parameters degradation
Input filteringLPF with 65MHz cutoff frequency
Attenuator0..31dB 1dB step attenuator
Transmitter 
Transmitter ArchitectureDigital Up Conversion
DAC14 bit @ 155.52MSPS
RF Output Power-3dBm
IOs:
RCA PTT in, PTT Out
3.5mm Jack CW Key
2.54mm pin headers for ALEX, 7 freely programmable open collector outputs, analog Inputs (4channel + power supply monitoring), two digital inputs
SMA connector for 10MHz reference input/output
SMA connector for 155.52MHz reference output
RJ45 Ethernet LAN Connector

Measurements

The receiver BW was 500Hz during the measurements.

MDS / NF / FS level / BDR

ATTMDSNFFS levelBDR
0dB-133dBm14dB-13dBm120dB
-10dB-127dBm20dB-2dBm125dB
-20dB-117dBm30dB+9dBm126dB
-30dB-107dBm40dB

RMDR / SSB noise

OffsetRMDRSSB noise
1kHz111dB-138dBc/Hz
2kHz113dB-140dBc/Hz
5kHz117dB-144dBc/Hz
10kHz121dB-148dBc/Hz
20kHz124dB-151dBc/Hz

IMD3-Leistung

Die übliche Methode zur Bestimmung der Leistung des IMD3-Empfängers liefert keine nützlichen Daten beim Testen von Empfängern mit direkter Abtastung (da IMD-Produkte nicht dem kubischen Gesetz folgen). Daher werden die IMD3-Leistungsdaten in grafischer Form dargestellt, die die IM3-Pegel in Abhängigkeit von den Testtonpegeln für die verschiedenen Dämpfereinstellungen zeigen.

DDC Decimation Filters

AngeliaLite verwendet unterschiedliche ADC/DAC-Abtastfrequenzen, daher wurden alle Dezimierungsstufen und Filter für die neuen Dezimierungsverhältnisse neu gestaltet.

SDR-Modul-Eingang (analoger LPF)

Der LPF-Filter am Eingang des SDR-Moduls weist ADC-Aliase ab. Nur Signale in der 1. und 2. Nyquist-Zone wurden durchgelassen. Wie Sie sehen können, ist eine zusätzliche Filterung erforderlich, um die Signale in der ersten und zweiten Zone zu trennen und die Unterdrückung in der dritten und höheren Zone zu verbessern.

Hier ist die LPF-Antwort:

Erste Stufe 9-fache Dezimierung (digitaler CIC-Filter)

Wenn das Signal dezimiert wird, tritt Aliasing auf, so dass eine gewisse Filterung erforderlich ist. Der CIC-Filter bietet eine solche Filterung für die erste 9-fache Dezimierung. Die Alias-Unterdrückung beträgt im schlimmsten Fall 116dB.

Hier ist die Filterreaktion:

Zweite Stufe 5x/10x/20x Dezimierung (digitaler CIC-Schutz)

Die zweite Dezimierungsstufe und ein weiterer CIC-Filter. Die schlimmste Alias-Unterdrückung beträgt 121dB (für 5x Dezimierung 96kHz Bandbreite).

Hier ist das Filterverhalten:

Dritte Stufe 9-fache Dezimierung (digitaler FIR-Filter)

Die Aliase der letzten Dezimierung um 9 werden durch den FIR-Filter unterdrückt. AngeliaLite verwendet einen relativ kleinen und preiswerten FPGA, so dass der FIR-Filter der letzten Stufe für den minimalen Einsatz von Logik-/Speicher-FPGA-Ressourcen optimiert ist. Die Leistung ist durch die 18bits FIR-Filterkoeffizienten begrenzt, aber die Unterdrückung liegt immer noch bei respektablen 100dB.

Hier sind die berechnete ideale Filterantwort (blaue Linie) und die reale mit quantisierten Koeffizienten (rote Linie):

Verbindungen der Karte

SDR module

AngeliaLite mainboard

73! Oleg UR3IQO

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